【導讀】本篇文章將要討論的，是在CMOS和TTL使用過程中經常遇到的一個問題，多余輸入端的處理。這項問題的處理將影響到電路的正常工作，那么正確的處理方法是什么呢?
在對指令進行處理時，信號的類型分為兩種，一種是模擬信號，由模擬半導體器件負責處理。另一種是數字信號，由邏輯IC來進行處理。邏輯IC是一個比較寬泛的概念，包含了和很多種類，目前只要提到邏輯IC，一般就指的是CMOS和BiCMOS，雙極邏輯IC則有TTL和ECL。
本篇文章將要討論的，是在CMOS和TTL使用過程中經常遇到的一個問題，多余輸入端的處理。這項問題的處理將影響到電路的正常工作，那么正確的處理方法是什么呢?
CMOS門電路
CMOS門電路一般是由MOS管構成，由于MOS管的柵極和其它各極間有絕緣層相隔，在直流狀態下，柵極無電流，所以靜態時柵極不取電流，輸入電平與外接電阻無關。由于MOS管在電路中是一壓控元件，基于這一特點，輸入端信號易受外界干擾，所以在使用CMOS門電路時輸入端特別注意不能懸空。在使用時應采用以下方法：
與門和與非門電路
由于與門電路的邏輯功能是輸入信號只要有低電平，輸出信號就為低電平，只有全部為高電平時，輸出端才為高電平。而與非門電路的邏輯功能是輸入信號只要有低電平，輸出信號就是高電平，只有當輸入信號全部為高電平時，輸出信號才是低電平。所以某輸入端輸入電平為高電平時，對電路的邏輯功能并無影響，即其它使用的輸入端與輸出端之間，仍具有與或者與非邏輯功能。這樣對于CMOS與門、與非門電路的多余輸入端就應采用高電平，即可通過限流電阻（500Ω）接電源。
或門、或非門電路
或門電路的邏輯功能是輸入信號只要有高電平輸出信號就為高電平，只有輸入信號全部為低電平時，輸出信號才為低電平。而或非門電路的邏輯功能是輸入信號只要有高電平，輸出信號就是低電平，只有當輸入信號全部是低電平時輸出信號才是高電平。這樣當或門或者或非門電路某輸入端的輸入信號為低電平時，并不影響門電路的邏輯功能。所以或門和或非門電路多余輸入端的處理方法應是將多余輸入端接低電平，即通過限流電阻（500Ω）接地。
TTL門電路
TTL門電路一般由晶體三極管電路構成。根據TTL電路的輸入伏安特性可知，當輸入電壓小于闡值電壓UTH，即輸入低電平時輸入電流比較大，一般在幾百微安左右。當輸入電壓大于閾值電壓UTH時，輸入高電平時輸入電流比較小，一般在幾十微安左右。由于輸入電流的存在，如果TT L門電路輸入端串接有電阻，則會影響輸入電壓。其輸入阻抗特性為：當輸入電阻較低時，輸入電壓很小，隨外接電阻的增加，輸入電平增大，當輸入電阻大于IKΩ時，輸入電平就變為閾值電壓UTH即為高電平，這樣即使輸入端不接高電平，輸入電壓也為高電平，影響了低電平的輸入。所以對于TTL電路多余輸入端的處理，應采用以下方法：
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TTL與門和與非門電路
對于TTL與門電路，只要電路輸入端有低電平輸入，輸出就是低電平。只有輸入端全為高電平時，輸出才為高電平。對于TTL與非門而言，只要電路輸入端有低電平輸入，輸出就為高電平，只有輸入端全部為高電平時，輸出才為低電平。根據其邏輯功能，當某輸入端外接高電平時對其邏輯功能無影響，根據這一特點應采用以下四種方法：將多余輸入端接高電平，即通過限流電阻與電源相連接；根據TTL門電路的輸入特性可知，當外接電阻為大電阻時，其輸入電壓為高電平，這樣可以把多余的輸入端懸空，此時輸入端相當于外接高電平；通過大電阻（大于1kΩ）到地，這也相當于輸入端外接高電平；當TTL門電路的工作速度不高，信號源驅動能力較強，多余輸入端也可與使用的輸入端并聯使用。
TTL或門、或非門
對于下TTL或門電路，邏輯功能是只要輸入端有高電平輸出端就為高電平，只有輸入端全部為低電平時，輸出端才為低電平，TTL或非門電路，邏輯功能是只要輸入端有高電平，輸出端就為低電平，只有輸入端全部為低電平時，輸出才為高電平，根據上述邏輯功能，TTL或門、或非門電路多余輸入端的處理應采用以下方法：接低電平；接地；由TTL輸入端的輸入伏安特性可知，當輸入端接小于IKΩ的電阻時輸入端的電壓很小，相當于接低電平，所以可以通過接小于IKΩ（500Ω）的電阻到地。
三態門之高阻態的理解
高阻態這是一個數字電路里常見的述語，指的是電路的一種輸出狀態，既不是高電平也不是低電平，如果高阻態再輸入下一級電路的話，對下級電路無任何影響，和沒接一樣，如果用萬用表測的話有可能是高電平也有可能是低電平，其電壓值可以浮動在高低電平之間的任意數值上，隨它后面所接的電路而定。
高阻態的實質
電路分析時高阻態可做開路理解。可以把它看作輸出（輸入）電阻非常大，極限可以認為懸空（也就是說理論上高阻態不是懸空），它是對地或對電源電阻極大的狀態。而實際應用上與引腳的懸空幾乎是一樣的。當門電路的輸出上拉管導通而下拉管截止時，輸出為高電平;反之就是低電平;如上拉管和下拉管都截止時，輸出端就相當于浮空（沒有電流流動），其電平隨外部電平高低而定，即該門電路放棄對輸出端電路的控制。
懸空
就是邏輯器件的輸入引腳即不接高電平，也不接低電平。由于TTL邏輯器件的內部結構，當它輸入引腳懸空時，相當于該引腳接了高電平。一般實際運用時，引腳不建議懸空，易受干擾。對于TTL或非門接地處理，對于TTL與非門可以懸空或接高電平。至于COMS不能懸空，那是因為COMS的柵極和襯底是被二氧化硅隔開，它比較脆弱，只能承受幾百伏的電壓，而靜電能達到上千伏，COMS懸空時電壓為VDD/2。
由于TTL集成電路的低電平驅動能力比高電平驅動能力大得多，所以常用低電平有效OC門輸出的七段譯碼器來驅動。
本篇文章介紹了在邏輯IC中CMOS和TTL出現多余輸入端的解決方法，并且對每種情況進行了較為詳細的說明，希望大家能從本文得到有用的知識，解決輸入端多余的問題。
