【導讀】開發串行接口業界標準JESD204A/JESD204B的目的在于解決以高效省錢的方式互連最新寬帶數據轉換器與其他系統IC的 問題。其動機在于通過采用可調整高速串行接口，對接口進行標準化，降低數據轉換器與其他器件（如現場可編程門陣列FPGA和系統級芯片SoC）之間的數字輸入/輸出數量。
趨勢顯示最新應用，以及現有應用的升級，正不斷需求采樣頻率和數據分辨率更高的寬帶數據轉換器。向這些寬帶轉換器傳送和獲取數據暴露了一個非常大的設計問題，即現有I/O技術帶寬的限制導致轉換器產品需要使用的引腳數更多。其結果便是PCB設計隨著互連密度的增加而更復雜。其挑戰在于進行大量高速數據信號走線的同時控制電噪聲，以及提供GSPS級別的寬帶數據轉換器采樣頻率的能力、使用更少的互連、簡化PCB布局難題并實現更小的尺寸，且不降低整體系統性能。
市場力量繼續施壓，要求給定系統擁有更多特性和功能以及更好的性能，推動了對更高數據處理能力的要求。高速模數轉換 器和數模轉換器至FPGA接口已成為某些系統OEM廠商滿足下一代大量數據處理需要的限制因素。JESD204B串行接口規范專為解決這一關鍵數據鏈路的問題而建立。圖1顯示使用JESD204A/JESD204B的典型高速轉換器至FPGA互連配置。
圖1. 使用JESD204A/JESD204B接口的典型高速轉換器至FGPA互連配置 （來源： Xilinx?).
本文余下篇幅將探討推動該規范發展的某些關鍵的終端系統應用，以及串行低壓差分信號(LVDS)和JESD204B的對比。
應用推動對JESD204B的需求
無線基礎設施收發器
目前無線基礎設施收發器采用LTE等基于OFDM的技術，這類技術使用部署FPGA或SoC器件的DSP模塊，通過驅動天線陣列元件，單獨為每個用戶的手機產生波束。在發射和接收模式下，每個陣列元件每秒可能需要在FPGA和數據轉換器之間傳輸數百兆字節的數據。
軟件定義無線電
當今的軟件定義無線電技術利用先進的調制方案，可即時重配置，并極大地增加了通道帶寬，提供較佳的無線數據速率。天 線路徑中高效、低功耗、低引腳數的FPGA至數據轉換器接口對性能起著決定性的作用。軟件定義無線電架構已與收發器基礎設施相整合，用于多載波、多模無線網絡，支持GSM、EDGE、W-CDMA、LTE、CDMA2000、WiMAX和TD-SCDMA。
醫療成像系統
醫療成像系統包括超聲、計算機斷層掃描(CT)的掃描儀、磁共振成像(MRI)等，這些應用產生很多通道的數據，流經數據轉換器 至FPGA或DSP。I/O通道數的持續增長要求使用內插器匹配FPGA和轉換器的引腳輸出，迫使元件數增加，并使PCB復雜化。這加大了客戶系統的成本支出以及復雜程度；而這些問題可通過采用更有效的JESD204B接口加以解決。
雷達和安全通信
目前先進雷達接收器的脈沖結構日益復雜，迫使信號帶寬上升至1 GHz或更高。最新的有源電子調整陣列(AESA)雷達系統可能包含上千個元件。高帶寬SERDES串行接口用于連接陣列元件數據轉換器與FPGA或DSP，處理接收到的數據流，并將處理后產生的數據流發送出去。
串行LVDS與JESD204B的對比
在串行LVDS和JESD204B接口之間選擇
為了在使用LVDS和多種版本JESD204串行接口規范的轉換器產品間做出較佳選擇，對每種接口的特性和功能進行比較會非常有 用。表1以簡單的表格形式對接口標準進行了對比。在SERDES級，LVDS和JESD204之間的顯著區別是通道數據速率，JESD204支持的每通道串行鏈路速率是LVDS的三倍以上。當比較諸如多器件同步、確定延遲和諧波時鐘等高級功能時，JESD204B是提供這些功能的唯一接口。所有通路和通道對確定延遲敏感、需要寬帶寬多通道轉換器的系統將無法有效使用LVDS或并行CMOS。
表1. 串行LVDS和JESD204規范對比
LVDS概述
LVDS是連接數據轉換器與FPGA或DSP的傳統方法。LVDS于1994發布，目標在于提供比已有的RS-422和RS-485差分傳輸標準更高 的帶寬和更低的功耗。隨著1995年TIA/EIA-644的發布，LVDS成為標準。二十世紀90年代末，LVDS的使用率上升，并隨著2001年TIA/EIA-644-A的發布，LVDS標準亦發布了修訂版。
LVDS采用低電壓擺幅的差分信號，用于高速數據的傳輸。發射器驅動的電流典型值為±3.5 mA，通過100 Ω電阻發送極性匹配的邏輯電平，在接收器端產生±350 mV電壓擺幅。電流始終導通，并被路由至不同方向以便產生邏輯1和邏輯0。LVDS始終導通的特性有助于抑制同步開關噪聲尖峰和潛在電磁干擾——在單端技術中，晶體管的開關動作可能產生這些噪聲和干擾。LVDS差分的特征同樣提供了針對共模噪聲源的有效抑制。雖然在理想傳輸介質中，該標準預測速率可能超過1.9 Gbps，但TIA/EIA-644-A標準建議的最大數據速率為655 Mbps。
FPGA或DSP與數據轉換器間數據通道和速度的大幅增長——尤其是前文討論的那些應用——使LVDS接口暴露了一些問題（見圖2）。 現實中，差分LVDS線的帶寬限制在1.0 Gbps左右。在目前很多應用中，這一限制導致需要許多高帶寬PCB互連，而每一處都有可 能出故障。大量的走線還增加了PCB的復雜性或整體尺寸，導致設計和制造成本上升。在某些帶寬需求量巨大的應用中，數據轉換器接口已成為滿足所需系統性能的制約因素。
圖2. 使用并行CMOS或LVDS帶來的系統設計與互連的挑戰。
JESD204B概述
JESD204數據轉換器串行接口標準由JEDEC固態技術協會JC-16接口技術委員會建立，目標是提供速率更高的串行接口、提升帶寬并降低高速數據轉換器和其他器件之間的數字輸入和輸出通道數。該標準的基礎是IBM開發的8b/10b編碼技術，它無需幀時鐘和數據時鐘，支持以更高的速率進行單線對通信。
2006年，JEDEC發布JESD204規范，使單數據通道上的速率達到3.125 Gbps。JESD204接口是自同步的，因此無需校準PCB布線長度，避免時鐘偏斜。JESD204依靠許多FPGA提供的SERDES端口，以便釋放通用I/O。
JESD204A于2008年發布，增加了對多路時序一致數據通道和通道同步的支持。這種增強使得使用更高帶寬的數據轉換器和多 路同步數據轉換器通道成為可能，并且對用于蜂窩基站的無線基礎設施收發器尤為重要。JESD204A還提供多器件同步支持，這有利于醫療成像系統等使用大量ADC的應用。
JESD204B是該規范的第三個修訂版，將最大通道速率提升至12.5 Gbps。JESD204B還增加了對確定延遲的支持，該功能可在接收器和發射器之間進行同步狀態的通信。JESD204B還支持諧波時鐘，使得依據確定相位，通過低速輸入時鐘獲得高速數據轉換器時鐘成為可能。
結論
JESD204B工業串行接口標準降低了高速數據轉換器和FPGA以及其他器件之間的數字輸入和輸出通道數。更少的互連可以簡化布局布線，并讓實現更小的尺寸設計成為可能（見圖3）。這些優勢對很多高速數據轉換器應用非常重要，例如無線基礎設施 收發器、軟件定義無線電、醫療成像系統，以及雷達和安全通信。ADI公司是JESD204標準委員會的創始成員，我們同時開發 出了兼容的數據轉換器技術和工具，并推出了全面的產品路線圖。通過為客戶提供結合了我們先進數據轉換器技術以及集成JESD204A/JESD204B接口的產品，我們有望充分利用這項重大的接口技術突破，幫助客戶解決系統設計難題。
圖3. JESD204具有高速串行I/O能力，能夠解決系統PCB復雜性挑戰。
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