【導讀】關于容性負載的介紹，高速先生之前有寫過一遍文章《DDR3系列之容性負載補償，你聽都沒聽過？》，今天我們進一步研究一下。先來了解一下容性負載和感性負載對鏈路阻抗的影響。仿真鏈路模型如下圖所示。鏈路中有三段50Ω的理想傳輸線，第一段和第二段之間增加一個電容模擬容性負載，第二段和第三段之間增加一個電感模擬感性負載，鏈路末端是一個1KΩ的電阻相當于開路。利用TDR仿真工具看整個鏈路的阻抗情況。
關于容性負載的介紹，高速先生之前有寫過一遍文章《DDR3系列之容性負載補償，你聽都沒聽過？》，今天我們進一步研究一下。先來了解一下容性負載和感性負載對鏈路阻抗的影響。仿真鏈路模型如下圖所示。鏈路中有三段50Ω的理想傳輸線，第一段和第二段之間增加一個電容模擬容性負載，第二段和第三段之間增加一個電感模擬感性負載，鏈路末端是一個1KΩ的電阻相當于開路。利用TDR仿真工具看整個鏈路的阻抗情況。
這里先簡單介紹一下阻抗曲線結果如何看。坐標橫軸表示時間，對應傳輸線從一端看過去不同傳輸時刻的位置點，坐標縱軸表示阻抗值。從下面阻抗曲線來看。鏈路在傳輸1ns時阻抗發生變化，而在鏈路中第一段傳輸線的傳輸時延是0.5ns。為什么時間刻度不對應呢？原因是看鏈路時域阻抗的方法是通過信號反射原理，比較輸入電壓和反射回來的電壓幅值。脈沖信號需要有一個來回的過程。所以阻抗曲線中時間點實際是傳輸線時延的兩倍。
從上面鏈路阻抗曲線結果來看，容性負載導致鏈路阻抗瞬間降低，然后又緩慢上升恢復到原來走線阻抗。感性負載導致鏈路阻抗先慢慢升高，然后緩慢恢復到鏈路阻抗上。對于鏈路中的出現的容性突變和感性突變，信號感受到的阻抗變化并不是只存在一瞬間的，而是隨時間變化的。
了解了鏈路中容性負載和感性負載對鏈路阻抗的影響后，下面我們就來看看在DDR的Fly_By設計鏈路中容性負載對鏈路阻抗的影響。如下是常見的DDR一拖五的Fly_By拓撲的設計方案，鏈路中一個主控拖五個負載顆粒，端接電阻放在最后一個顆粒后面。
我們先對比下做容性負載補償前后DDR鏈路前端顆粒信號質量情況，因為對于Fly_By鏈路，前端顆粒的信號質量是最差的。下圖是有無做容性負載補償鏈路中前端顆粒仿真得出的信號眼圖。
從以上仿真結果來看，當沒有做容性負載補償時前端顆粒接收信號眼高為193mV，而做了容性負載補償之后，信號眼高升高到303mV。因此在多負載鏈路中，容性負載補償對負載信號質量有明顯地改善。
那容性負載對鏈路究竟是產生怎樣的影響呢？容性負載補償具體需要怎么做，為什么做容性負載補償可以改善鏈路上的信號質量？下面就通過對鏈路阻抗的觀察分析進行闡述。
分別提取上面鏈路中支路走線做容性負載補償前后的S參數，利用仿真軟件看鏈路TDR詳情如下，探測點選在主控一端。藍色曲線是未做容性負載補償的鏈路阻抗，區域1主干道阻抗是40Ω，分支部分阻抗最低約32Ω，區域2平均阻抗大致為34Ω。紅色曲線是做容性負載補償的鏈路阻抗結果，分支部分剛開始的阻抗趨向50Ω,但會馬上下降，分支部分阻抗最低約37Ω, 區域2平均阻抗大致為41Ω。
由上面的純鏈路阻抗結果分析可知，信號在分支部分感受到的阻抗會比實際走線阻抗偏低6-10Ω，而容性負載補償就是將分支部分的阻抗故意抬高，使得鏈路整體阻抗更趨于匹配。
前面我們只考慮了分支Stub和過孔的影響。除了這些影響因素，芯片封裝電容和Die電容也是影響鏈路阻抗的重要原因，這些因素將導致鏈路阻抗更低。下面我們接著分析鏈路增加芯片寄生電容的影響。由于一般芯片的寄生電容值大致在3pF左右，故我們在每一個負載位置掛一個3pF的電容來模擬芯片寄生電容的影響。下面是增加芯片寄生電容前后鏈路阻抗曲線結果。
由上面兩張阻抗曲線結果圖來看，芯片寄生電容的影響將導致鏈路阻抗再降低5Ω左右。沒有做容性負載補償時，信號在分支部分感受到的阻抗只有30Ω。而做了容性負載補償的鏈路，信號在分支部分感受到的阻抗大致為35Ω，這可能比主干道的40Ω還是偏差較大，但也是更趨于接近了。
下圖是一個DDR一拖三Fly_By鏈路的阻抗測試結果，主干道和支路走線阻抗都控制在50Ω，沒有做容性負載補償處理。綠色曲線是光板阻抗測試結果，紅色曲線是貼了DDR顆粒的阻抗測試結果。可以看出光板情況下分支部分阻抗會比主干道偏低3Ω，而增加了顆粒封裝寄生電容的影響，分支部分阻抗只有44Ω，比主干道阻抗偏低6Ω。
由以上測試和仿真結果分析可知，在多負載的Fly_By鏈路中，由于分支Stub，過孔寄生電容，芯片封裝電容和Die電容等因素，導致負載呈容性，使得信號在支路部分感受到的阻抗將會比實際走線阻抗偏低。而容性負載補償就是事先將支路部分走線阻抗做高，或者將主干線阻抗降低，用以平衡或者抵消容性負載導致阻抗偏低的影響，使得鏈路整體阻抗更趨近于匹配，從而改善信號質量。
（來源： 高速先生微信公眾號，作者：孫小兵）
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